UVM Tutorial

Bu repo, UVM (Universal Verification Methodology) öğrenmek isteyenler için hazırlanmıştır.

İçerik

• SystemVerilog OOP temelleri
• Constraint ve randomization
• UVM bileşenleri (driver, monitor, agent vb.)
• Sequence ve test yapısı
• Basit testbench örnekleri

Amaç

UVM yapısını temel seviyeden başlayarak pratik örneklerle anlatmak.

Kullanım

Örnekleri çalıştırmak için bir SystemVerilog / UVM destekli simülatör gereklidir.

---