SystemProgramming

小学期汇编与计组任务

项目背景

该项目是小学期的汇编与计算机组成综合任务，目标是基于 Verilog 实现一个精简的 RISC-V 处理器，并在 FPGA/仿真环境中完成指令执行与外设交互。

指令集说明

处理器支持 RV32I 指令集中常用的算术、访存和分支指令，包括 ADD/SUB、移位、逻辑运算以及 LW/SW、条件跳转等。 操作码和 ALU 控制信号定义可参见 rtl/defines.v 中的宏定义。

流水线结构及阶段功能

处理器采用五级流水线结构：取指(IF)、译码(ID)、执行(EX)、访存(MEM) 和 写回(WB)。

• IF：根据 PC 读取指令并更新下一条地址。
• ID：解析操作码，读取寄存器并生成控制信号。
• EX：执行算术或逻辑运算，计算分支目标。
• MEM：访问数据存储器或外设。
• WB：将结果写回寄存器堆。

此外还包含预取阶段以缓解取指延迟。