中国科学技术大学-计算机体系结构（大三下学期）实验。利用Verilog语言实现一个五段式流水线 RISC-V CPU，仅支持RV32I指令集。
- Lab1（第4-5周） 【15%】： 熟悉RISC-V指令集，完成RV32I指令集流水线CPU的设计报告；
- Lab2（第6-9周） 【40%】： 完成RV32I流水线CPU的Verilog代码；利用RISCV-test测试文件进行仿真和CPU功能验证
- Lab3（第10-11周） 【20%】： cache设计和实现
- Lab4（第12-13周）【15%】： 分支预测设计与实现
- Lab5（第14-15周） 【10%】： 学习使用提供的Tomasulo软件模拟器和多Cache一致性软件模拟器，并完成实验报告